チップ実装機の概要

今日の熾烈な市場競争で地位を勝ち取るために、電子製品メーカーは、製品コストと製品導入時間を削減すると同時に、新製品の品質を継続的に向上させる方法を常に見つけなければなりません。電子製品メーカーは、生産プロセスと手順を改善することに加えて、半導体デバイスメーカーに対し、小型化されたプログラマブル集積回路 (PIC) により多くの機能を組み込むよう奨励する必要もあります。したがって、ハイエンド電子製品の設計と製造には、小型化、高機能化、低価格化の道が明確に提示されています。これに関連して、今日のプログラマブル集積回路は、多数のピン、強力な機能、革新的なアセンブリ形式を備えています。ただし、最新の PIC デバイスを使用したい電子製品メーカーは、プログラミング中に遭遇するいくつかの問題を克服する必要があります。簡単に言えば、PCI デバイスを適切にプログラムするには、いくつかの新しい方法を学ぶ必要があります。 Fu Haoyun は、本土の JUKI 配置機の技術サポートを提供しています。
業界の背景
PIC デバイスの場合、これまでは DIP、PLCC、または SOIC パッケージングが一般的に使用されていました。しかし、製品の小型化と高性能化への需要が高まるにつれ、より高度なPICデバイスが求められています。フラッシュ メモリ デバイスは、SOP、TSOP、VSOP、BGA、およびマイクロ BGA パッケージで入手できます。高性能マイクロコントローラー、CPLD、FPGA は、ピン数が 44 から 800 以上の QFP、BGA、マイクロ BGA パッケージで入手できます。
ピン数が多く、フォームファクターが小さいため、これらのコンポーネントのほとんどはファインピッチパッケージでのみ入手可能です。ファインピッチコンポーネントには非常に壊れやすいピンがあり、その間隔はわずか 0.508 mm (20 ミル) か、クリアランスがほとんどありません。このため、この課題を解決するために PIC デバイスが使用されるようになりました。高密度および高性能の PIC デバイスは高価であり、コンポーネントのスクラップを最小限に抑えるために高品質のプログラミング機器と優れたプロセス制御が必要です。
ファインピッチコンポーネントは、手動プログラミング中に共面性やその他の形式のピン損傷による脅威にほぼ確実に遭遇します。ピンが損傷すると、はんだ接合の信頼性に問題が発生し、製造工程での不良率が増加する可能性があります。同様に、高密度コンポーネントは実際にはプログラムに時間がかかり、生産効率が低下します。
回路基板上のプログラミング
高度な PIC デバイスのユーザーは、品質上の問題のリスクを冒して手動プログラミングを使用するかという難しい選択に直面しています。それとも、手動タッチによる方法を排除する別のプログラミング方法を見つけますか?
後者を実現するために、メーカーは当初、オンボード プログラミング (OBP) を使用し始めました。 OBP は、プリント基板 (PCB) に実装された後に PIC をプログラムする簡単な方法です。一般に、テストまたは機能テストは回路基板上で実行されます。フラッシュ メモリ、電気的消去可能プログラム可能読み取り専用メモリ (EEprom)、EEprom ベースの CPLD デバイス、EEprom ベースの FPGA デバイス、フラッシュ メモリまたは EEprom を内蔵したマイクロコントローラはすべて OBP 形式でプログラムされます。
フラッシュ メモリとマイクロコントローラの要件を満たす OBP を実装する最も一般的な方法は、ベッド オブ ネイル フィクスチャの助けを借りて自動テスト装置 (ATE) プログラミングを使用することです。ロジック デバイスはプログラムが複雑なので、ATE のベッドオブネイル プログラミングには適していません。
テストをサポートするための元の IEEE 仕様に基づく新しい OBP テクノロジーは、有望な将来性を示しています。 IEEE 1149.1 と呼ばれるこの仕様は、多くの PIC プログラミング手法で使用されている一連のバウンダリ スキャン プロトコルを指定しています。
電子製品メーカーが IEEE 1149.1 プログラミング方式を使用したい場合、さまざまな半導体メーカーが提供する知的財産保護ツールに依存します。しかし、彼らのツールを使ったプログラミングは非常に遅いです。また、知的財産を保護するという本能により、各ツールは 1 人のユーザーが使用するデバイスに限定されます。これは、回路基板上の PIC デバイスが複数のユーザーによって使用される場合、大きな欠点となります。
要約すると、OBP メソッドを使用すると、手動でのデバイスの取り扱いとテストへのプログラミング、および製造生産の遅延という現象を排除できます。ただし、プログラミングに必要な時間は遅くなる場合もあります。
ATE ピンオンディスクプログラミング
ATE 装置は元々、PCB アセンブリの回路内テストを実行して、製造プロセス中に発生するオープン配線やショート配線、コンポーネントの欠落、コンポーネントの位置ずれなどの欠陥を検出するために使用されていました。ピンオンディスク フィクスチャは、アレイ構成のスプリング式テスト端子で、PCB と ATE テスト装置の信号駆動回路の間に機械的および電気的インターフェイスを形成します。
PCB がピン オン ディスク フィクスチャにしっかりと接続されると、ATE テスト機器の信号駆動回路は、ピン オン ディスク フィクスチャと PCB を介してターゲット デバイス PIC にプログラミング信号を送信します。機械的欠陥のテストに加えて、ATE 装置は PIC デバイスのプログラムにも使用できます。コンポーネントのプログラミングおよび消去手順は、ターゲット デバイスをプログラムするための回路基板テスト手順に組み込まれています。
IEEE 1149.1 バウンダリ スキャン プログラミング
PCB アセンブリの密度と複雑性を高めるために、特にスペースが限られた PCB アセンブリの場合、回路基板とコンポーネントのテストは大きな困難に直面しています。この問題を効果的に解決するために、バウンダリ スキャン テスト プロトコル (IEEE 1149.1) が登場しました。
IEEE 1149.1 テスト規格では、インテリジェントな外部デバイスを介して、組み立てられた回路基板上のロジック デバイスまたはフラッシュ メモリ デバイスをプログラムできます。このプログラミング デバイスは、標準テスト アクセス ポート (Test Access Port、略称 TAP) を介して回路基板との接続インターフェイスを形成します。これらすべてには、JTAG ハードウェア制御デバイス、JTAG ソフトウェア システム、JTAG 互換 PCB 回路基板、および 4 線式テスト アクセス ポートの使用が必要です。
バウンダリ スキャン作業は、特殊な専用回路基板プログラミング デバイスを使用して実装できます。または、米国の GenRad、Hewlett-Packard、Teradyne ATE テスターなどの企業が提供するツールを使用して、IEEE 1149.1 バウンダリ スキャン プログラミングを実行することもできます。 ATE テスト装置に実装されます。
IEEE 標準を使用する最大の利点の 1 つは、異なるサプライヤーが提供するさまざまなコンポーネントを同じ PCB 上でプログラムできることです。これにより、全体的なプログラミング時間が短縮され、製造プロセスが簡素化されます。
自動プログラミング（AP）装置
PIC テクノロジーは進歩し続けているため、新しい自動プログラミング機器とテクノロジーもそれに追いついています。たとえば、Data I/O の ProMaster 970 自動ファイン ピッチ プログラミング装置は、BGA、マイクロ BGA、SOP、VSOP、TSOP、PLCC、SON、CSP などの高度なパッケージ フォーマットで PIC デバイスをプログラムできます。デュアル ピック アンド プレース (PNP) ヘッダーとオプションの 8、10、または 12- ピン ソケットにより、機器の効率を最大化できます。プログラミング機器には、さらにデバイスの品質管理も含まれる場合があります。たとえば、統合されたレーザー ビジョン システムにより非常に正確なデバイスの配置が保証されるため、共平面性の問題やピンの損傷は事実上存在しません。
自動クラスター プログラミングは、さまざまなプログラミング インターフェイスと PNP デバイス構成により、通常、ATE プログラミングよりも 5 ～ 10 倍高速になります。繰り返しになりますが、これらのプログラミング ツールは、ボードや機能のテスト用ではなく、プログラミング専用に設計されているため、非常に優れたプログラミング品質を提供できます。
ファインピッチ PIC デバイスは非常に高価になる可能性があるため、製造プロセス中の損傷率を低減できれば、メーカーの損益分岐点は大幅に向上します。ほとんどのコンポーネントに適用できる自動プログラミング システムも非常に柔軟で、高度なパッケージング デバイスの形式に適応できます。高い生産性、高品質、柔軟性の組み合わせにより、デバイスあたりの利用可能なプログラミングの最低価格は、多くの場合、ATE プログラミング価格の 20% 未満になります。